序號
| 貨物名稱
| 招標(biāo)技術(shù)要求
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1
| 電路設(shè)計軟件：原理圖設(shè)計輸入工具。它和后續(xù)的仿真驗證、版圖設(shè)計工具緊密地集組成一個完整的、無縫集成的模擬/混合信號設(shè)計系統(tǒng)。
| 1.1加速通用設(shè)計輸入任務(wù)。
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1.2可以支持多層次電路、多窗口形式、多標(biāo)簽形式，并且可以自定義用戶界面為工程師的設(shè)計提供方便。
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1.3支持多種格式的輸入，包括圖形化的電路構(gòu)建，以及業(yè)界標(biāo)準(zhǔn)格式的網(wǎng)表導(dǎo)入/導(dǎo)出。
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1.4能夠為原理圖增加設(shè)計約束，維持一致性、關(guān)鍵設(shè)計意圖的實現(xiàn)。
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1.5簡化多種測試條件的開發(fā)，確認(rèn)設(shè)計與目標(biāo)規(guī)格對比度性能。
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1.6允許高級用戶迅速執(zhí)行命令，使用用戶可編程的快捷鍵與目標(biāo)感知的彈出菜單，顯示相關(guān)的操作更加簡單，直觀。
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2
| 模擬電路仿真驗證環(huán)境軟件：電路仿真的圖形化交互設(shè)計環(huán)境，可以生成仿真網(wǎng)表、控制仿真條件、運行仿真、管理仿真結(jié)果以及觀測輸出波形等。ADE溝通了原理圖設(shè)計與仿真器，是設(shè)計工程師分析電路、提升設(shè)計能力的關(guān)鍵軟件。
| 2. 1與原理圖工具無縫鏈接，直接從電路圖進行仿真，并可把仿真結(jié)果直接反標(biāo)回電路圖。
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2.2構(gòu)建一個不受仿真器影響的統(tǒng)一設(shè)計環(huán)境，方便工程師使用，縮短學(xué)習(xí)時間。
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2.3支持腳本驅(qū)動的模式，可以實現(xiàn)效率最大化。
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2.4支持多種內(nèi)置的模擬仿真分析工具，可以加快調(diào)試過程。
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2.5支持多testbench，多參數(shù)掃描，多邊界角及蒙特卡里分析。
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2.6通過預(yù)寄生參數(shù)設(shè)置和后寄生參數(shù)提取設(shè)計的簡單對比，提高設(shè)計準(zhǔn)確性。
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2.7通過交叉探測，可以清楚看到的分析波形和原理圖電路之間的對應(yīng)關(guān)系，幫助迅速找到電路設(shè)計問題。
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3
| 模擬版圖編輯工具軟件：是功能強大的全定制和模擬IC版圖編輯器。支持純多邊形、參數(shù)化單元、符號化版圖等多種輸入方法，快速的設(shè)計層次瀏覽以及多窗口環(huán)境, 定制化布局和繞線，版圖優(yōu)化，模塊生成以及數(shù)?；旌想娐凡季植季€。在設(shè)計的各個層次實現(xiàn)自動化，有效的提升版圖設(shè)計效率。
| 3.1提供豐富多樣的版圖編輯功能，同時支持圖形菜單和快捷鍵兩種使用模式。
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3.2提供基于SKILL參數(shù)化單元技術(shù)的模塊生成技術(shù)，可以實現(xiàn)結(jié)構(gòu)化的版圖生成。
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3.3支持設(shè)計規(guī)則驅(qū)動的版圖編輯，可以實時檢查版圖設(shè)計規(guī)則錯誤。
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3.4支持設(shè)計約束管理，用戶可以對設(shè)計加上電學(xué)，布局?jǐn)[放和繞線等設(shè)計約束，工具會在版圖設(shè)計過程中，自動遵守用戶指定的設(shè)計約束規(guī)則。
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3.5在器件、單元與模塊級加快定制數(shù)字、混合信號與模擬設(shè)計的物理布局與布線。
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4
| 模擬電路仿真工具軟件：最新的多模式電路仿真工具包，是覆蓋模擬，射頻，數(shù)?；旌想娐吩O(shè)計分析的仿真工具。多模式仿真是一種全面的設(shè)計與驗證解決方案，在一個獨有的共享授權(quán)包中集合了SPICE、射頻、FastSPICE與混合信號仿真器等，可以滿足所有的仿真需要。
| 4.1所有的模擬仿真器共享獲得所有晶圓廠工藝設(shè)計工具包所提供的硅精確器件模型，提高設(shè)計質(zhì)量。
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4.2兼容市面上常用的Spectre, Spice網(wǎng)表和Spectre, Spice器件模型，并提供CMI接口，支持輸入客戶自定義的模型。
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4.3支持最全面的分析類型，從直流分析、交流分析、瞬態(tài)分析到高頻電路所需要的頻域分析、噪聲分析、包絡(luò)分析等。
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4.4所有仿真分析引擎支持各種通用的設(shè)計網(wǎng)表和行為級描述語言，可在各個設(shè)計階段方便切換，無需用戶手工修改干預(yù)。
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4.5與模擬設(shè)計環(huán)境界面緊密集成，擁有通用模型、交叉探測、反向標(biāo)注等功能，方便用戶使用。
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4.6全矩陣求解技術(shù)利用先進的多CPU計算能力，可帶來無以倫比的可擴展性和多線程功能，多核技術(shù)提高了仿真速度，允許更大規(guī)模電路的仿真，保證了高速可靠的仿真，不會對結(jié)果的精確性產(chǎn)生任何影響。
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4.7對規(guī)模較大、包含有大量寄生參數(shù)的版圖后抽取電路網(wǎng)表，也可進行高精度的仿真，使用經(jīng)代工廠認(rèn)證的器件模型，以確保模擬設(shè)計的芯片精確度。
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5
| 企業(yè)級高級可靠性驗證工具軟件：支持所有IEEE標(biāo)準(zhǔn)語言，各個抽象級別（從門級到系統(tǒng)建模）設(shè)計和驗證，可執(zhí)行的驗證計劃和從計劃到收斂流程的產(chǎn)品。支持驗證環(huán)境和被測設(shè)計的高效接口，軟硬件的協(xié)同驗證，數(shù)字和模擬信號的混合仿真。支持形式斷言驗證和各種驗證IP，硬件加速和在線仿真。
| 5.1可執(zhí)行的驗證計劃。
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5.2有約束的隨機激勵生成。
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5.3可重用的驗證IP及組件的快速搭建。
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5.4數(shù)據(jù)和斷言檢查。
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5.5全部覆蓋率的分析。
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5.6仿真錯誤結(jié)果的分析。
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5.7單一內(nèi)核架構(gòu)支持所有設(shè)計和驗證語言。
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5.8支持PSL，OVA和OVL斷言語言。
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5.9設(shè)計和驗證程序的代碼檢查。
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5.10 支持基于CPF,UPF的低功耗仿真。
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5.11 支持混合信號仿真。
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6
| 基于時鐘樹的電路自動布線系統(tǒng)軟件：協(xié)助用戶高效準(zhǔn)確的完成從綜合到自動布局布線的數(shù)字電路設(shè)計。同時也可以滿足數(shù)字與模擬電路數(shù)據(jù)交互的要求。
| 6.1可快速高效的完成從RTL到門級網(wǎng)表的綜合以及門級網(wǎng)表的優(yōu)化。
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6.2支持DFT的插入以及檢驗。
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6.3支持模塊的布局，線的編輯，時鐘樹綜合，繞線，時序的優(yōu)化以及收斂。其中強大的GigaPlace以及GigaOpt引擎為客戶帶來快速時序收斂同時兼顧功耗面積以及繞線的體驗。CCopt 引擎則可實現(xiàn)高效的時鐘樹綜合。
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6.4支持Slack 驅(qū)動的運算算法，使得工具更快的平衡時序與面積擁塞等因素，快速實現(xiàn)設(shè)計的收斂。
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6.5強大功耗優(yōu)化引擎，從時鐘樹，標(biāo)準(zhǔn)單元的布局等因素考慮，達(dá)到在滿足時序等約束下，節(jié)省功耗。
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6.6支持層次化模型的創(chuàng)建。
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6.7支持基于自動布局的綜合，以及macro的自動擺放，自定義線的創(chuàng)建。
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6.8智能的繞線工具，兼顧信號完整性，DFM，DRC，擁塞，時序等進行優(yōu)化設(shè)計。
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6.9支持基于多閾值電壓的優(yōu)化，以及基于動態(tài)靜態(tài)功耗的優(yōu)化，并能同時兼顧時序面積等設(shè)計約束要求。
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6.10支持OpenAccess，GDSII，Oasis等數(shù)據(jù)格式，可完成與模擬工具的數(shù)據(jù)交互。
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6.11支持信號完整性的分析以及修復(fù)。
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6.12支持低功耗以及多電壓域的設(shè)計。
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6.13支持多模式多corner的時序分析優(yōu)化。
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6.14支持多線程運行。
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7
| 時序簽核解決方案：靜態(tài)時序分析（STA）工具。滿足最先進的時序要求，包括全信號完整性（SI）分析，片上統(tǒng)計偏差（SOCV），多模式和多角落（MMMC）分析，靜態(tài)和動態(tài)功耗降低和分層時序模型。
| 7.1擁有獨特的DSTA的全芯片簽核能力，可容納超過1B實例的時間，業(yè)界最快的運行時間
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7.2時序收斂速度提高2倍。
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7.3發(fā)現(xiàn)7納米及以下由于IR壓降故障引起的時序失效。
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7.4在領(lǐng)先的晶圓代工廠處已完全通過5nm認(rèn)證
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8
| 版圖驗證工具：設(shè)計簽收，IC設(shè)計的可靠性以及良率分析，對設(shè)計進行ESD檢查。
| 8.1支持工藝規(guī)則檢查（DRC），高速高效的層次化驗證流程。
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8.2支持工藝規(guī)則檢查（DRC），原理圖與版圖匹配性檢查（LVS），高速高效的層次化驗證流程。
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8.3智能高效的錯誤調(diào)試管理器，方便用戶快速定位DRC/LVS/ERC等錯誤信息。
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8.4提供LVS短路輔助調(diào)試器，可用于快速定位版圖中不同連線的短路位置。
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8.5提供可編程電效應(yīng)的驗證功能 Programmable Electrical Rules Checker (PERC)，分析電路的電學(xué)連接特征，檢驗電路中的電效應(yīng)問題?？蓪崿F(xiàn)對電路和版圖ESD保護檢查的自動化，高效高準(zhǔn)確率的檢查可以大大減少由此引發(fā)的多次流片兒導(dǎo)致的損失。
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8.6提供ESD分析功能，通過編程進行電路的ESD檢查。
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8.7實現(xiàn)在設(shè)計初期便考慮LDE等效應(yīng)進行仿真分析，大大縮短設(shè)計反復(fù)優(yōu)化的過程。
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8.8經(jīng)過全球多家公司多次成功流片的驗證。
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8.9減少從設(shè)計到驗證的時間。
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8.10既可以用于早期的設(shè)計規(guī)則檢查，也可以用于流片前的設(shè)計規(guī)則檢查。
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9
| 功耗優(yōu)化和簽收工具軟件：結(jié)合等效性檢查與功能檢查，使用形式技術(shù)為低功耗設(shè)計優(yōu)化實現(xiàn)全芯片驗證。
| 9.1支持CPF業(yè)界通用功耗文件，全面支持IEEE低功耗規(guī)范。
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9.2支持層次化設(shè)計中模塊模型。
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9.3支持多電源多電壓域設(shè)計。
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9.4支持業(yè)界最新的多比特寄存器技術(shù)。
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9.5 支持ＲＴＬ代碼和門級網(wǎng)表一致性低功耗檢查。
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9.6 支持門級網(wǎng)表之間一致性低功耗檢查。
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9.7 支持低功耗庫單元完備性以及正確性檢查。
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9.8 支持ＤＶＦＳ設(shè)計低功耗檢查。
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9.9 能通過完全由GUI驅(qū)動的流程、交互式Tcl命令界面。
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10
| 大學(xué)計劃
| IC設(shè)計全定制模擬射頻電路設(shè)計軟件包，支持35人同時使用。
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11
| 工具軟件性能
| 支持LINUX操作系統(tǒng),必須達(dá)到的最高設(shè)計能力為20nm的最小線寬。
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……
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