序號
| 貨物名稱
| 招標(biāo)技術(shù)要求
|
1
| 綜合軟件和可視化界面軟件：包含綜合工具的圖形化顯示和綜合時使用的語言編譯器；包括拓撲技術(shù)、數(shù)據(jù)通路和時序優(yōu)化技術(shù)，包含路徑綜合、測試綜合和功耗優(yōu)化、靜態(tài)時序和功耗分析等，以及經(jīng)驗證的、高性能Design Ware庫。能滿足設(shè)計人員在綜合的時候就達到設(shè)計在后布局要求的時序、功耗和面積等要求。
| 1.1提供拓撲技術(shù)，可以精準(zhǔn)預(yù)測layout之后時序，功耗和面積。
|
1.2支持時序、面積、功耗和測試同時優(yōu)化。
|
1.3可視化查詢UPF中的低功耗部件。
|
1.4支持多電壓、多電源設(shè)計。
|
1.5 支持寄存器重定時。
|
1.6完全支持業(yè)內(nèi)標(biāo)準(zhǔn)Verilog-2005、VHDL-2008 和system verilog語言。
|
2
| 綜合庫軟件：包括高速數(shù)據(jù)通路部件、AMBA片內(nèi)總線、（8051、6811）存儲器組合（存儲器控制器、存儲器BIST、存儲器構(gòu)建組）、標(biāo)準(zhǔn)總線和IO的驗證IP（PCI、PCIX、USB、Ethernet等）、板卡驗證IP和Foundry 庫等。
| 2.1支持至少100多個datapath。
|
2.2支持AMBA® 2.0AHB 和AMBA 3 AXITM On-Chip Bus結(jié)構(gòu)和外圍設(shè)備。
|
2.3支持8051 和6811 8 比特微控制器。
|
2.4用于標(biāo)準(zhǔn)總線和輸入/ 輸出的驗證IP。
|
2.5支持晶圓代工廠TSMC和GF工藝庫的硅驗證庫。
|
3
| 等效性檢測工具軟件：采用形式驗證的技術(shù)來判斷一個設(shè)計的兩個版本在功能上是否等效，無需測試向量即可快速而全面的完成驗證，支持流程化的圖形界面和先進的調(diào)試功能。
| 3.1能證明register retiming, complex datapath, phase inversion, ECO 和低功耗實現(xiàn)的功能正確性。
|
3.2使用內(nèi)部分布式驗證模式；有flow based用戶界面，能無縫連接綜合工具。
|
3.3支持低功耗設(shè)計，將等效性檢測技術(shù)延伸到上電和關(guān)電檢測，支持UPF標(biāo)準(zhǔn)IEEE 1801 (UPF)。
|
3.4支持失敗樣本顯示窗口。
|
4
| 全芯片門級靜態(tài)時序分析和signoff 工具軟件：提供全面的、精確的分析能力，包括時序分析檢測、時序分析、延時計算、先進的建模能力，串?dāng)_延時分析和噪聲(glitch) 分析，以及客戶可視化界面和Tcl用戶界面等。
| 4.1全面的時序分析，完整的timing checks；完整的約束支持；支持Case and Mode 分析。
|
4.2精確的串?dāng)_延遲、噪聲和電壓降分析，集成了Elmore/Arnoldi 算法延遲計算引擎，模擬有竄擾和電壓降影響時的時序；支持噪聲計算、偵測和propagation 模式，提供精確的noise/glitch分析；支持Liberty CCS 建模技術(shù)，提供時序和噪聲模型。
|
4.3先進的分析技術(shù)，支持On-chip-variation, clock re-convergence pessimism removal (CRPR)等；支持ECO Guidance 和Timing de-rating，能給全局和特定的分析；支持客戶定義的操作條件 (PVT)；支持Clock Mesh 分析等。
|
4.4標(biāo)準(zhǔn)的延時計算器，支持 CCS and NLDM 庫；支持多電壓；能計算在不同的庫之間縮放電壓和溫度的關(guān)系；支持延時和參數(shù)反標(biāo)。
|
4.5先進的建模功能，能通過ILMs進行層次化支持；給cell-based 可重用IP和物理設(shè)計提取時序模型；自動的模型確認。
|
4.6運行時間和容量，可處理50億instances 的設(shè)計；支持遞增式分析；可支持客戶定制化scripting。
|
4.7用戶界面，使用設(shè)計電路圖、柱狀圖、表格、樹圖和文本報告來顯示時序分析的結(jié)果；有專門的Clock的分析可視化界面；標(biāo)準(zhǔn)文件支持 (SDC, UPF, SDF, SPEF, SBPF, DSPF, etc.)。
|
4.8提供多種時序分析檢查。
|
5
| 數(shù)字電路參數(shù)提取工具軟件：能為數(shù)字設(shè)計以及Memory設(shè)計提供了硅精度級和高性能的提取解決方案。
| 5.1支持大規(guī)模數(shù)字電路設(shè)計進行準(zhǔn)確的sign-off參數(shù)提取的能力，支持多CPU工作；具有Rapid3D技術(shù)；支持20nm 建模；支持靜態(tài)sign-off 分析。
|
5.2優(yōu)化提取性能，包括活動網(wǎng)點提取、用戶選擇的器件參數(shù)提取和寄生參數(shù)減少。
|
5.3支持與主流設(shè)計流程集成 (sign-off工具, LVS 和仿真, Galaxy 平臺和Virtuoso ADE等)，使用業(yè)界標(biāo)準(zhǔn)接口 – Milkyway, LEF/DEF, GDSII, OpenAccess, SPICE, SPEF, DSPF等。它和后續(xù)的仿真驗證、版圖設(shè)計工具緊密地集成，組成一個完整的、無縫集成的模擬/混合信號設(shè)計系統(tǒng)。
|
5.4支持芯片晶體管級和門級提取。
|
5.5支持同時多工藝角提取。
|
6
| 數(shù)字電路布局布線物理設(shè)計系統(tǒng)軟件：集物理綜合、布線、成品率優(yōu)化和sign-off修正于一體的解決方案。輸入為門級網(wǎng)表、物理設(shè)計約束、邏輯和物理庫以及生產(chǎn)廠家的工藝數(shù)據(jù)，輸出是GDSII標(biāo)準(zhǔn)文件。
| 6.1具有高度集成的設(shè)計規(guī)劃能力（層次化設(shè)計、 PNA/PNS、自動縮減芯片面積、floorplan exploration 等）；高速布線速度，支持28nm及以上工藝。
|
6.2支持模塊化設(shè)計方案，能快速優(yōu)化dirty約束、生成HTML格式的報告幫助分析和調(diào)試設(shè)計問題。
|
6.3同步多Conner設(shè)計技術(shù)，包括預(yù)估, 布局, 時鐘樹和布線等方面；低功耗時鐘樹設(shè)計技術(shù)（power aware placement, ICG merging / removal / splitting, XOR-based self-gating) ；漏電流功耗優(yōu)化技術(shù)（final-stage leakage recovery preserving timing）；MV/MTCMOS 設(shè)計優(yōu)化，同時支持 IEEE 1801 UPF 標(biāo)準(zhǔn)。
|
6.4 DFT (SCANDEF based) 物理實現(xiàn)，相關(guān) Datapath 的物理布局，頂層收斂技術(shù)（transparent interface optimization)。
|
6.5成品率優(yōu)化技術(shù)，包括redundant via, wire spreading/widening, antenna fixing, metal fill, litho friendly routing等技術(shù)。
|
6.6使用IC Valiator進行In-Design 偵測(Metal fill, DRC, ADR, LCC)，使用PrimeRail進行In-Design電源網(wǎng)絡(luò)設(shè)計，能為flip chip/3DIC設(shè)計提供多層次45度角RDL布線。
|
6.7能提供Verilog, LEF/DEF, SCANDEF, GDSII, OASIS, Milkyway, SDC, Liberty, FRAM, SBPF, SPEF等多種標(biāo)準(zhǔn)輸入輸出格式。
|
6.8支持多核技術(shù)，支持AMD64, CentOS64, Suse64等平臺，提供分析和編輯的用戶界面。
|
7
| 業(yè)界標(biāo)準(zhǔn)精確電路仿真工具軟件：采用最精確的、經(jīng)過驗證的集成電路器件模型庫和先進的仿真和分析算法，提供的高精度的電路仿真環(huán)境。
| 7.1具有高精度的foundry model；提供完善的成品率解決方案；使用業(yè)界領(lǐng)先的PLL 設(shè)計技術(shù) (HSPICE RF phase noise & jitter)，能進行瞬態(tài)噪聲和環(huán)路分析。
|
7.2能進行Cell & Memory 特征提取，提升Foundry model 精度；支持.measure, .alters, and runlvl 性能提升；提供foundry-certified MOS 器件模型。
|
7.3支持信號集成仿真。
|
7.4支持單核或多核仿真。
|
8
| 業(yè)界領(lǐng)先的FastSPICE 工具及波形分析工具軟件
| 8.1業(yè)界領(lǐng)先的全芯片晶體管級FastSPICE 工具及波形分析工具，波形分析工具可以提供范圍廣泛的分析功能，可以查看大的波形文件并處理模擬結(jié)果。支持64 位文件系統(tǒng)，并具有WDF波形壓縮技術(shù)；能縮短顯示及分析最先進地SoC設(shè)計地龐大模擬數(shù)據(jù)地時間；統(tǒng)一的邏輯、混合信號顯示和分析，支持所有的波形格式，最快的加載速度。
|
9
| 晶體管級偵錯工具軟件：支持多種電路分析功能，如DC, AC, TRAN, NOISE, MC 等。
| 9.1支持HSPICE,Spectre,Eldo多種網(wǎng)表格式和模型。
|
9.2在同樣數(shù)量的核上仿真速度比傳統(tǒng)多線程多核仿真快2-5倍以上。
|
9.3采用 Multi-CPU分布式仿真技術(shù)，Multi-CPU具可擴展性。
|
9.4和標(biāo)準(zhǔn)HSPICE仿真精度一致。
|
10
| 數(shù)字邏輯仿真器軟件：業(yè)界領(lǐng)先的仿真器，能支持本征斷言（native assertion）描述、自動測試平臺生成技術(shù)（Testbench）、以及代碼和斷言覆蓋引擎。
| 10.1支持通用的語言，如Verilog、SystemVerilog、VHDL、SystemC和OpenVera等；支持統(tǒng)一的設(shè)計和驗證語言標(biāo)準(zhǔn)SystemVerilog；支持OSCI SystemC的直接內(nèi)核接口（DKI），支持System Studio的直接內(nèi)核接口（DKI）。
|
10.2支持可驗證性設(shè)計（DFV），能生成覆蓋率驅(qū)動和約束的隨機激勵，可以生成更有效的 testbench ，提供更高的功能覆蓋率檢測；徹底的覆蓋技術(shù)包括line, FSM, toggle, condition, branch, functional (cover groups), and assertion等。
|
10.3能提供調(diào)試工具給design, testbench, assertion, coverage, transaction-level C/C++/SystemC 等模型。
|
10.4能支持基于業(yè)界通用的UVM/VMM base classes 建立有效的可重用驗證架構(gòu)；支持專用集成電路（ASIC）生產(chǎn)商的建模和仿真簽核（Sign-off）。
|
10.5支持高效的壓縮VCD+二進制波形存儲格式。
|
10.6支持電路原理圖視圖、路徑原理圖調(diào)試。
|
11
| 數(shù)字電路功能驗證結(jié)果調(diào)試軟件：數(shù)字電路功能驗證結(jié)果調(diào)試工具。
| 11.1具有完整功能的波型顯示器，波形比較引擎，程序代碼瀏覽器等；能自動追蹤信號活動，提供時間流程圖；支持以Transaction為基礎(chǔ)的偵錯，支持以斷言(Assertion)為基礎(chǔ)的偵錯，支持SystemVerilog Testbench的偵錯。
|
11.2支持多線程數(shù)據(jù)庫，能使用精簡的數(shù)據(jù)格式節(jié)省存儲空間，能運用并行數(shù)據(jù)存儲減少仿真時間。
|
11.3提供多樣的VIA程序，滿足直接在自定義菜單以及工具欄上執(zhí)行VIA功能；能通過VIA直接從偵錯平臺啟動第三方軟件/文件。
|
11.4能整合常用的第三方軟件，包括但不限于邏輯仿真器 (Logic Simulators)、Emulator與加速器(Accelerators)、模型檢查器(Model Checkers)與其他Formal分析引擎等。
|
11.5支持自定義偵錯環(huán)境。支持快速讀取程序代碼、演示視頻以及使用者自定義文件；更符合個人偵錯需求的個性化窗口設(shè)置；多種工作模式以符合不同的偵錯需求；集中關(guān)鍵詞搜尋可以同時快速搜尋命令、設(shè)定與文件。
|
11.6支持以Verilog、VHDL、和SystemVerilog語言所描述的設(shè)計組件；提供SystemVerilog Testbench (SVTB)自動化測試環(huán)境；使用SystemVerilog Assertions (SVA)斷言Assertion。
|
11.7能使用行為分析(Behavior Analysis)技術(shù)自動追蹤設(shè)計行為；能展現(xiàn)邏輯設(shè)計(logic design)、低功耗設(shè)計(Power Intent)、斷言(assertion)、以及testbench運作下的交互關(guān)系。
|
11.8支持從系統(tǒng)級(System-Level)至門級(Gate-Level)偵錯；支持低功耗設(shè)計偵錯。
|
11.9具有實現(xiàn)分析模塊（Design Implementation Analysis module），提供針對設(shè)計實現(xiàn)級(Design Implementation)的驗證，支持對Clock、Clock Tree與Timing的環(huán)境分析。
|
12
| 大學(xué)計劃
| 數(shù)字集成電路前端設(shè)計軟件包，數(shù)字集成電路后端設(shè)計軟件包，支持35人同時使用。
|
13
| 工具軟件性能
| 支持LINUX操作系統(tǒng),必須達到的最高設(shè)計能力為14nm的最小線寬。
|
……
|
|
|
更多
